Материал: Ускоренный курс английского языка для проектировщиков сверхбольших интегральных схем. Каширский С.Н., Балашов Ю.С

ФГБОУ ВПО

«Воронежский государственный технический университет»

С.Н. Каширский Ю.С. Балашов А.А. Твожыдло

УСКОРЕННЫЙ КУРС АНГЛИЙСКОГО ЯЗЫКА ДЛЯ ПРОЕКТИРОВЩИКОВ СВЕРХБОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ

(English course for design engineers of ultra-high integrated circuits. Intensive)

Утверждено Редакционно-издательским советом

университета в качестве учебного пособия

Воронеж 2011

УДК 802.2

Каширский С.Н. Ускоренный курс английского языка для проектировщиков сверхбольших интегральных схем (English course for design engineers of ultra-high integrated circuits. Intensive): учеб. пособие / С.Н. Каширский, Ю.С. Балашов, А.А. Твожыдло. Воронеж: ФГБОУ ВПО «Воронежский государственный технический университет», 2011. 137 с.

Изложена методика ускоренного изучения английского языка, направленная на освоение понимания англоязычного текста по профилю проектирования сверхбольших интегральных схем (программное обеспечение, научная тематика).

Издание соответствует требованиям Федерального государственного образовательного стандарта высшего профессионального образования по направлению 211000 «Конструирование и технология электронных средств», магистерской программе 211000.68 «Информационные технологии проектирования электронных средств, выполненных по субмикронной технологии», дисциплине «Ускоренный курс английского языка для инженеров-проектировщиков сверхбольших интегральных схем». Учебное пособие также предназначено для слушателей профессиональной переподготовки специалистов (программа «Схемотехническое проектирование аналоговых устройств сверхбольших интегральных схем (СБИС) с топологическими нормами 90 нм»).

Предназначено студентам очной формы обучения.

Учебное пособие подготовлено в электронном виде в текстовом редакторе Microsoft Word и содержится в файле Английский.doc.

Ил. 26. Библиогр.: 4 назв.

Рецензенты: ОАО «Концерн Созвездие» (директор Центра системного

проектирования В.И. Конопкин);

канд. техн. наук, проф. Б.В. Матвеев

 Каширский С.Н., Балашов Ю.С., Твожыдло А.А., 2011

 Оформление. ФГБОУ ВПО «Воронежский

государственный технический университет», 2011

Введение

Разработка сверхбольших интегральных схем (СБИС) производится с использованием программных средств, изложенных на английском языке. Высокие темпы проектирования СБИС требуют от разработчиков самостоятельно без помощи переводчика в режиме реального времени понимать и использовать программное обеспечение, объем которого достаточно велик и постоянно дополняется.

Учебное пособие “English course for design engineers of ultra-high integrated circuits. Intensive” предназначено для магистров (программа «Информационные технологии проектирования электронных средств, выполненных по субмикронной технологии») и слушателей курсов профессиональной переподготовки специалистов (программа «Схемотехническое проектирование сверхбольших интегральных схем с топологическими нормами 90 нм»). Предполагается, что указанная группа обучающихся формируется из наиболее эрудированных бакалавров или специалистов, успешно освоивших курс английского языка в вузе. Пособие является инструментом формирования терминологической базы будущих специалистов по проектированию современной компонентной базы.

Существующие учебные пособия для технических вузов недостаточно полно отражают работу обучаемых с терминологическим словарем в их будущей профессиональной деятельности. Кроме того, нецеленаправленное построение пособий делает невозможным практическое использование многих из них для изучения английской терминологии, которая обязательно должна быть соотнесена с аспектами профессиональной деятельности.

Данное учебное пособие ставит задачу на основе разработанной методики обучить в короткий срок магистров и слушателей курсов профессиональной переподготовки специалистов пониманию и владению англоязычной технической литературой в области проектирования СБИС.

1. Методика ускоренного курса английского языка для проектировщиков сверхбольших интегральных схем (сбис)

Учебное пособие состоит из 4 частей, тематически охватывающих основные вопросы проектирования сверхбольших интегральных схем. Каждая глава представляет три уровня освоения текста на определенную тематику. Первый уровень (Activity 1) включает тексты проблемного характера, знакомит с общей идеей текста, включает лексику, правильное понимание лексических единиц и специальных терминов, ставит перед обучаемым вопросы общего характера. Второй уровень (Activity 2) включает набор текстов конкретного содержания, ориентирует слушателей на просмотровое чтение, при котором слушатель должен понимать текст без его перевода, на составление аннотации текста. Методической инновацией учебного пособия является третий уровень (Activity 3), ориентирующий слушателей на освоение терминологического минимума (глоссария) с рядом заданий.

В учебном пособии большое внимание уделено самостоятельной работе слушателей, для чего представлен набор текстов для самостоятельного обучения. Система заданий обеспечивает многократное повторение лексического и терминологического материала. Подтекстовые задания способствуют усовершенствованию и накоплению словарного запаса, необходимого для работы над научно-техническими текстами по данной тематике.

Заключительным разделом учебного пособия является глоссарий всех глав, в котором представлены также задания тренировочного характера с целью изучения специальных терминов в области проектирования сверхбольших интегральных схем и последующее их использование в профессиональных проблемных ситуациях.

2. Empowering design for quality of silicon

Class Activity

ACTIVITY 1

Introduction TEXT 1A:

Task 1. Read the passage and guess what the text is about.

More than ever, designers are recognizing the impact of power consumption on IC performance. In every application, power management must take precedence, whether to reduce energy use, or to minimize heat dissipation to lower cooling and packaging costs. Power consumption grows exponentially at 90 nm. Voltage cannot scale indefinitely, and capacitance (dominated by more wires with higher wire capacitance) increases, while frequency keeps going up. Ineffective power management causes decreases battery life, lower chip performance, increases area due to cooling needs, or simply makes the design nonfunctional.

How are designers going to cope with the new challenges of power management? Given the increasing complexity of designs, power can no longer be considered an afterthought. Traditional methodologies address power only after the chip’s timing and area goals are met. But power must now be considered concurrently with timing and area. Moreover, power optimization should be a conscious effort, from synthesis through the final implementation of the flow.

Cadence® low-power design solutions using the Encounter™ platform can optimize power at each design stage and analyze any tradeoffs with timing. New capabilities automate the tasks of conserving power and balancing power requirements with the other critical metrics of Quality of Silicon (QoS). As QoS (defined as timing, area, and power as measured with wires) becomes more widely adopted in the industry, the importance of designs with lower power consumption will become more apparent.

Task 2. Organizing your thoughts:

1. In what way power consumption is used in IC?

2. How is voltage changed during power management?

3. How are designers going to cope with new challenges of power management?

4. What does Cadence use to optimize power out design stage?

Task 3. Study the sentences where the following words and word combinations are used:

Power awareness – понимание мощности

RTL-to-GDS flow – процесс проектирования резисторно-транзисторных логических схем с универсальной системой данных

QoS – качество кремния

Dynamic power – динамическая потребляемая мощность

Voltage islands – участки напряжения

Leakage power – мощность утечки

Thresholds – пороговые значения

Encounter RTL Compiler – компилятор для размещения и трассировки интегральных схем

Clock tree – («клоковое дерево») цепь тактового сигнала

Layout view – топологическая схема

Low-power clock tree synthesis – синтез цепи тактового сигнала с основным входом низкопотребляемой мощности

Netlist – список соединений электрической схемы

Power planning/routing – проектирование и трассировка шин питания

Nanoroute routing – трассировка с учетом требования нанотехнологий

ECSM – (effective current source model) модель эффективного источника тока

Switching and short-circuit power management – управление мощностью переключения и короткого замыкания, обусловленных сквозным током

RAM – ОЗУ, оперативная память

IR drop – падение напряжения

IR – information retrieval – поиск информации

Sense amplifier – усилитель считывания

Task 4. Read the following text carefully paying attention to the italicized words and word combination and try to understand the contents of the text:

BASIC TEXT 1B:

A NEW POWER STRATEGY FOR THE BEST QOS

Power needs to be considered at the very early stages of a design, when the opportunity to save power is at a maximum. At the same time, making a design extremely power efficient results in trading off area and/or timing. A balanced approach is warranted when it comes to power optimization that spans across the entire RTL-to-GDS flow. The Cadence power management solution offers this comprehensive approach for low-power design.

Figure 1: Power consumption savings at various levels of the design

Two aspects of “power awareness” are essential for effective designs that minimize power consumption – the level of abstraction, and Quality of Silicon (QoS). The higher the level of abstraction when power is taken into account, the greater the power efficiency that can be gained, because there is more freedom to make large changes to the design implementation. New system and architecture designs can yield implementations that are 10 to 20 times more power efficient than previous designs, so optimization and analysis of power early in the design process, at high levels of abstraction, are critical (see Figure 1).

QoS is becoming the new standard for evaluation of the “goodness” of an IC design, because this measurement requires placement and routed wires that account for the majority of the timing equation in nanometer designs. QoS measurements include speed (timing of the performance-limiting paths), die area, and power. The power portion of QoS measurements consists of the static and dynamic power consumption determined using real wires. As QoS is fast becoming the metric for an entire design, a holistic set of tools is required so designers can gain a better understanding of power/area/performance tradeoffs, and come up with the most effective balance for each individual design.

Task 5. Fill in the gaps with the correct variants:

1. Power needs to be considered at the very early stages of a design, when the opportunity ….. power is at a maximum.

a) to keep b) to save c) to loose

2. A balanced ….. is warranted when it comes to power optimization that spans across the entire RTL-to-GDS flow.

a) way b) method c) approach

3. New system and architecture designs can ….. implementations that are 10 to 20 times more power efficient than previous designs, so optimization and analysis of power early in the design process, at high levels of abstraction, are critical (see Figure 1).

a) lead b) yield c) form

4. Power ….. savings at various levels of the design.

a) consumption b) use c) application

5. A ….. set of tools is required so designers can gain a better understanding of power/area/performance tradeoffs, and come up with the most effective balance for each individual design.

a) original b) primary c) holistic

Task 6. Match up the words with the definition.

Task 7. Look through the text again and find the following words in the sentences:

1. Warranty of balanced approach.

2. “Power awareness“.

3. New systems and architecture designs.

4. Power consumption …

5. Holistic set of tool.

6. QoS measurements.

Task 8. Organizing your thoughts:

1. Why do you think power need is to be considered?

2. What is a balanced approach?

3. Which two aspects of “power awareness“ do you know?

4. What does fig.1 illustrate?

5. Why is holistic set of tools required?

Task 9. Sum up the text using the following plan:

1. Cadence power management solutions.

2. Two aspects of “power awareness“.

3. Power consumptions savings of various level of the design.