Материал: Lab3-zadanie_1(1)

Скачать

Заказать новую работу

Внимание! Если размещение файла нарушает Ваши авторские права, то обязательно сообщите нам

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 13

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW2(set), SW5(reset), выходной – на LED2.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW7(data), SW1(load), выходной – на LED5.

Пример фрагмента кода на Verilog

RS- триггер

DL- триггер

module s_r_ff (set, reset, q);

input set, reset;

output q;

reg q;

always @ (posedge set or posedge reset)

begin

if (set)

q <= 1'b1;

else if (reset)

q <= 1'b0;

end

endmodule

module d_l_ff (data, load, q);

input data, load;

output q;

reg q;

always @ (load or data)

begin

if (load)

q <= data;

end

endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 14

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW3(set), SW2(reset), выходной – на LED3.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW1(data), SW6(load), выходной – на LED1.

Пример фрагмента кода на Verilog

RS- триггер

DL- триггер

module s_r_ff (set, reset, q);

input set, reset;

output q;

reg q;

always @ (posedge set or posedge reset)

begin

if (set)

q <= 1'b1;

else if (reset)

q <= 1'b0;

end

endmodule

module d_l_ff (data, load, q);

input data, load;

output q;

reg q;

always @ (load or data)

begin

if (load)

q <= data;

end

endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 15

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW1(set), SW3(reset), выходной – на LED1.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW5(data), SW2(load), выходной – на LED5.

Пример фрагмента кода на Verilog

RS- триггер

DL- триггер

module s_r_ff (set, reset, q);

input set, reset;

output q;

reg q;

always @ (posedge set or posedge reset)

begin

if (set)

q <= 1'b1;

else if (reset)

q <= 1'b0;

end

endmodule

module d_l_ff (data, load, q);

input data, load;

output q;

reg q;

always @ (load or data)

begin

if (load)

q <= data;

end

endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 16

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW3(set), SW2(reset), выходной – на LED4.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW1(data), SW7(load), выходной – на LED6.

Пример фрагмента кода на Verilog

RS- триггер

DL- триггер

module s_r_ff (set, reset, q);

input set, reset;

output q;

reg q;

always @ (posedge set or posedge reset)

begin

if (set)

q <= 1'b1;

else if (reset)

q <= 1'b0;

end

endmodule

module d_l_ff (data, load, q);

input data, load;

output q;

reg q;

always @ (load or data)

begin

if (load)

q <= data;

end

endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 17

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW3(set), SW2(reset), выходной – на LED1.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW1(data), SW3(load), выходной – на LED2.

Пример фрагмента кода на Verilog

RS- триггер

DL- триггер

module s_r_ff (set, reset, q);

input set, reset;

output q;

reg q;

always @ (posedge set or posedge reset)

begin

if (set)

q <= 1'b1;

else if (reset)

q <= 1'b0;

end

endmodule

module d_l_ff (data, load, q);

input data, load;

output q;

reg q;

always @ (load or data)

begin

if (load)

q <= data;

end

endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 18

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW6(set), SW2(reset), выходной – на LED3.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW13(data), SW7(load), выходной – на LED5.

Пример фрагмента кода на Verilog

RS- триггер

DL- триггер

module s_r_ff (set, reset, q);

input set, reset;

output q;

reg q;

always @ (posedge set or posedge reset)

begin

if (set)

q <= 1'b1;

else if (reset)

q <= 1'b0;

end

endmodule

module d_l_ff (data, load, q);

input data, load;

output q;

reg q;

always @ (load or data)

begin

if (load)

q <= data;

end

endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 19

1. Собрать схему асинхронного rs-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Тип ПЛИС – Altera Cyclone IV E EP4CE22F17C6. Указать входные сигналы на SW1(set), SW6(reset), выходной – на LED3.

2. Собрать схему асинхронного dl-триггера в текстовом редакторе. Для этого воспользоваться кодом из приложения.

Изучить схему, реализованную в RTL-Viewer.

Построить временные диаграммы, иллюстрирующие работу устройства.

Запрограммировать в отладочную плату. Указать входные сигналы на SW3(data), SW2(load), выходной – на LED2.

Пример фрагмента кода на Verilog

RS- триггер

DL- триггер

module s_r_ff (set, reset, q);

input set, reset;

output q;

reg q;

always @ (posedge set or posedge reset)

begin

if (set)

q <= 1'b1;

else if (reset)

q <= 1'b0;

end

endmodule

module d_l_ff (data, load, q);

input data, load;

output q;

reg q;

always @ (load or data)

begin

if (load)

q <= data;

end

endmodule

В отчете должно быть: текст программы, скриншоты из RTL-Viewer, PinPlanner, временные диаграммы при наличии задержек.

Задание на лабораторную работу №3

Вариант 20

Источник: https://studfile.net/preview/16484958/

Смотрите также:

«Характеристика объектов коммерческой деятельности в торговле»
3244
3631
3963
4361
51
736
Biologiya_individualnogo_razvitiya
IT и ГИС в условиях Севера
KP_Sizikov_ZhDSU_st_O